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Preliminary Technical Data
Precision Clock Generator (Direct Pin Routing)
ADSP-21462/ADSP-21465/ADSP-21467/ADSP-21469
inputs and outputs are not directly routed to/from DAI pins (via
This timing is only valid when the SRU is configured such that
the precision clock generator (PCG) takes its inputs directly
from the DAI pins (via pin buffers) and sends its outputs
pin buffers) there is no timing data available. All timing param-
eters and switching characteristics apply to external DAI pins
(DAI_P01 – DAI_P20).
directly to the DAI pins. For the other cases, where the PCG’s
Table 23. Precision Clock Generator (Direct Pin Routing)
Parameter Min Max Unit
Timing Requirement s
t PCGIW
t STRIG
Input Clock Period TBD TBD ns
PCG Trigger Setup Before Falling Edge of PCG Input TBD TBD ns
Clock
t HTRIG
PCG Trigger Hold After Falling Edge of PCG Input
TBD TBD ns
Clock
Switching Characteristics
t DPCGIO
t DTRIGCLK
t DTRIGFS
t PCGOW 1
PCG Output Clock and Frame Sync Active Edge Delay
After PCG Input Clock TBD TBD ns
PCG Output Clock Delay After PCG Trigger TBD TBD ns
PCG Frame Sync Delay After PCG Trigger TBD TBD ns
Output Clock Period TBD TBD ns
D = FSxDIV, PH = FSxPHASE. For more information, see the ADSP-2146x SHARC Processor Hardware Reference, “Precision Clock Generators”
chapter.
1
Normal mode of operation.
t S TRIG
t HTRIG
DAI_Pn
DPI_Pn
PCG_TRIGx_I
t PCGIW
DAI_Pm
DPI_Pm
PCG_EXTx_I
(CLKIN)
t DPCGIO
DAI_Py
DPI_Py
PCG_CLKx_O
t DTRIGCLK
t DPCGIO
t PCGOW
DAI_Pz
DPI_Pz
PCG_F S x_O
t DTRIGF S
Figure 14. Precision Clock Generator (Direct Pin Routing)
Rev. PrC
| Page 27 of 62 | January 2009
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